4.5 超低介电常数薄膜

4.5.1 前言

在超大规模集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互连线路间使用的主要绝缘材料，金属铝则是芯片中电路互连导线的主要材料。每一个芯片可以容纳不同的逻辑电路层数，叫做互连层数。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。例如，不同的电路层需要用导线连接起来，为了降低导线的电阻（R值）。随着半导体技术的进步，晶体管尺寸不断缩小，电路也愈来愈密集，也就是相对于元件的微型化及集成度地增加，电路中导体连线数目不断地增多，导致工作时脉跟着变快，由金属连接线造成的电阻电容延迟现象（RC delay），影响到元件的操作速度。在130nm及更先进的技术中成为电路中信号传输速度受限的主要因素。

电路信号传输速度取决于寄生电阻（parasitic resistance, R）与及寄生电容（parasitic capacitance, C）二者乘积，当中寄生电阻问题来自于线路的电阻性，因此必须借助低电阻、高传导线路材质，而IBM提出铜线路制程，就是利用铜取代过去铝制线路，铜比铝有更高的传导性、更低的电阻，可以解决寄生电阻问题。因此，在降低导线电阻方面，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，已被广泛地应用于连线架构中来取代金属铝作为导体连线的材料。另一方面，在降低寄生电容方面，由于工艺上和导线电阻的限制，使得我们无法考虑借助几何上的改变来降低寄生电容值。因此，具有低介电常数（低k）的材料便被不断地发展。

由于寄生电容C正比于电路层隔绝介质的介电常数k，若使用低k值材料（k＜3）作为不同电路层的隔绝介质，问题便迎刃而解了。随着互连中导线的电阻（R）和电容（C）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。

4.5.2 RC delay对器件运算速度的影响

式中，R是连接导线的电阻，其中一些常见金属导体的电阻（单位μΩ·cm）如下：

W/Al合金的电阻是4；

Al合金的电阻是3；

Cu电阻是1.7。

C与绝缘体（insulator）的介电常数相关，列举一些常见绝缘材料的介电常数：

SiO2的介电常数是4；

fluorine silicon glass的介电常数是3.5；

black diamond的介电常数是3。

互连中导线的电阻（R）可以用下面的公式计算

式中，ρ是导线的电阻率；L是导线的长度；P是导线的宽度；T是导线厚度。

从式（4-3）中可以看出，导线的宽度P与电阻成反比。随着晶体管尺寸不断缩小，电路也愈来愈密集，相应地会减小导线的宽度P，在一定程度上会增加R值。

互连中导线的电容（C）是在金属之间的寄生电容（见图4.25），可以用下面的公式计算

式中，k是材料的介电常数，ε0是真空介电常数。

合并式（4-3）和式（4-4）可得

从式（4-5）可知，RC∝k，图4.26表示RC delay随着器件尺寸的减小而增加（在没有使用新材料的条件下）。

材料的介电常数k与真空介电常数之间的关系为

式中，k是材料的介电常数；ε0是真空介电常数；N是每立方米中的分子数；αe是电子云的极化率；αd是原子核的变形率；μ是永久电偶极矩。

4.5.3 k为2.7～3.0的低介电常数材料

目前，业界普遍选择的低介电常数是black diamond（SiCON）薄膜材料，它的k值可以控制在2.7～3.0，且能够满足130nm、90nm、65nm和45nm技术要求。

八甲基环化四硅氧烷（OMCTS）是沉积SiCON薄膜的前驱物，八甲基环化四硅氧烷在常温条件下是液体，沸点是175～176℃，分子量是296.62。通过载气He把OMCTS输入到反应腔中，其具体反应如下

另外，表4.8指示在沉积k值为3.0和2.7低介电常数材料（见图4.27）的一些关键参数的差异，表4.9指示k值为3.0和2.7低介电常数材料的性质差异。

4.5.4 k为2.5的超低介电常数材料

低介电常数层间绝缘膜（低k材料）的用途为减小布线间的电容。布线间的电容与绝缘膜的相对介电常数和布线的横截面积成正比，与布线间隔成反比。伴随加工技术的微细化，布线横截面积和布线间隔越来越小，结果导致布线间电容的增加。因此，为了在推进加工技术微细化的同时又不至于影响到信号传输速度，必须导入低k材料以减小线间电容，从而可以很好地减少电信号传播时由于电路本身的阻抗和容抗延迟所带来的信号衰减。

为了获得介电常数小于或等于2.5的低k材料，研究出一种通过在有机硅化合物玻璃中对低 k材料进行紫外光热（ultraviolet radiation）处理，图4.28表示超低介电常数（＜2.5）的多孔薄膜的沉积工艺。图4.29是沉积超低介电常数（＜2.5）的多孔薄膜的设备，图4.30是超低介电常数（＜2.5）的多孔薄膜的照片。表4.10表示超低介电常数（＜2.5）的多孔薄膜的特性。

4.5.5 刻蚀停止层与铜阻挡层介电常数材料

在65nm、90nm和130nm技术所用的copper barrier and etching stop layer介电常数材料的k值是5.1左右。

对于45nm和32nm技术，为了减少介电常数材料的k值对RC delay的影响，采用bilayer etching stop layer and copper barrier介电常数材料。第一层仍然采用k值是5.1薄膜材料，具有好的copper barrier效果，第二层采用k值是3.8薄膜材料，在一定程度上可以减少器件RC delay。图4.31表示bilayer etching stop layer and copper barrier介电常数材料的TEM照片，第一层的厚度大约为50Å，第二层的厚度大约为250Å。